Entwurf eines Folded-Cascode OTA: Schritt-für-Schritt-Anleitung für das ECE-GY-6403-Projekt

Einführung in den Entwurf eines Folded-Cascode OTA

Der Entwurf eines folded-cascode Operational Transconductance Amplifier (OTA) ist eine zentrale Herausforderung in der analogen integrierten Schaltungstechnik. Im Rahmen des ECE-GY-6403-Projekts müssen Studierende einen OTA mit einer Verstärkung über 70 dB, einer 3-dB-Bandbreite über 20 kHz, einer Slew Rate über 30 V/μs, einer Phasenreserve über 60° und einer Leistungsaufnahme unter 100 μW realisieren. Diese Spezifikationen sind typisch für Anwendungen in modernen Mixed-Signal-Systemen, wie sie in KI-Beschleunigern oder 5G-Kommunikationschips vorkommen. Mit der aktuellen Chip-Knappheit und dem Trend zu energieeffizienten Edge-AI-Geräten gewinnt das Verständnis solcher Schaltungen an Bedeutung.

Warum ein Folded-Cascode OTA?

Die Folded-Cascode-Topologie kombiniert hohe Verstärkung mit gutem Frequenzverhalten und niedriger Spannungsversorgung (hier VDD = 1,2 V). Sie eignet sich besonders für Single-Ended-Ausgänge und wird oft in Datenwandlern und Sensor-Schnittstellen eingesetzt. Der Entwurf erfordert eine sorgfältige Dimensionierung der Transistoren, um die gegenläufigen Anforderungen an Verstärkung, Bandbreite und Leistung zu erfüllen.

Handrechnung als Startpunkt

Der erste Schritt ist eine überschlägige Handrechnung, um die Transistorgrößen (W/L) abzuschätzen. Gegeben sind VDD = 1,2 V und CL = 2 pF. Die Verstärkung eines folded-cascode OTA wird durch die Transkonduktanz der Eingangsstufe (gm) und den Ausgangswiderstand (Rout) bestimmt: Av = gm * Rout. Für Av > 70 dB (≈3162) und Rout ≈ (gm * rds^2) / 2 benötigen wir einen hohen gm und große Kanallängen für hohe Ausgangswiderstände. Die Slew Rate SR = Iss / CL erfordert einen Mindeststrom Iss = SR * CL = 30 V/μs * 2 pF = 60 μA. Die Leistungsaufnahme P = VDD * Iss muss unter 100 μW bleiben, also Iss < 83,3 μA. Ein Kompromiss ist Iss = 80 μA. Mit diesen Werten können die Transistoren der Eingangsdifferenzstufe und der Kaskodentransistoren dimensioniert werden.

Schrittweise Dimensionierung

1. Eingangstransistoren (M1, M2): Wählen Sie eine Übersteuerungsspannung Vov = 0,15 V. Dann gm = 2 * Iss / Vov = 2 * 80 μA / 0,15 V ≈ 1,07 mS. Mit dem Transistormodell (z.B. NMOS mit μnCox = 200 μA/V²) ergibt sich (W/L) = gm² / (2 * Iss * μnCox) ≈ 28,6. Für L = 1 μm wird W ≈ 28,6 μm.
2. Kaskodentransistoren (M3-M6): Diese müssen den Ausgangswiderstand erhöhen. Wählen Sie L = 2 μm für hohen rds. Der Strom durch M3/M4 ist Iss/2 = 40 μA. Mit Vov ≈ 0,2 V ergibt sich (W/L) ≈ 20.
3. Stromquellentransistoren (M7, M8): Diese liefern den Bias-Strom. Für M7 (PMOS) mit Vov = 0,2 V und Iss = 80 μA ergibt sich (W/L) ≈ 20.

Diese Werte dienen als Ausgangspunkt für die Simulation. In der Praxis müssen Anpassungen vorgenommen werden, um alle Spezifikationen zu erfüllen.

Simulationsgestützte Optimierung

Mit den Startwerten wird eine DC-Simulation durchgeführt, um die Arbeitspunkte zu überprüfen. Anschließend folgen AC-, Transient- und Rauschsimulationen. Typische Abweichungen: Die Verstärkung ist oft zu niedrig, sodass die Kanallängen vergrößert werden müssen. Eine Erhöhung von L auf 3 μm für die Kaskodentransistoren kann den Ausgangswiderstand steigern, aber die Bandbreite verringern. Die Phasenreserve wird durch die Miller-Kompensation beeinflusst; hier ist keine explizite Kompensation nötig, da die Lastkapazität dominiert.

AC-Simulation: Verstärkung und Bandbreite

Die AC-Simulation zeigt die Open-Loop-Verstärkung über der Frequenz. Ziel ist eine Gleichspannungsverstärkung > 70 dB und eine 3-dB-Bandbreite > 20 kHz. Nach Optimierung der Transistorgrößen (z.B. M1/M2: W=30 μm, L=1 μm; M3/M4: W=25 μm, L=3 μm) werden typischerweise 75 dB und 25 kHz erreicht. Die Phasenreserve sollte bei 70° liegen.

Slew-Rate-Test

Die Slew Rate wird mit einer Rechteckspannung am Eingang und einem großen Signal am Ausgang gemessen. Mit CL = 2 pF und Iss = 80 μA ergibt sich eine Slew Rate von 40 V/μs, was die Spezifikation übertrifft. Falls nötig, kann der Strom erhöht werden, solange die Leistungsaufnahme unter 100 μW bleibt.

Leistungsaufnahme

Die DC-Analyse ergibt die Gesamtleistung: P = VDD * (Iss + Bias-Ströme). Mit VDD = 1,2 V und Gesamtstrom 85 μA beträgt P = 102 μW – knapp über der Spezifikation. Durch Reduzierung der Bias-Ströme auf 75 μA wird P = 90 μW erreicht, bei akzeptabler Verschlechterung der Slew Rate (37,5 V/μs).

Rauschanalyse

Das äquivalente Eingangsrauschen wird durch die Transistoren der Eingangsstufe dominiert. Mit den gewählten Größen ergibt sich ein thermisches Rauschen von etwa 10 nV/√Hz bei 1 kHz. Dies ist für viele Anwendungen akzeptabel.

Biasschaltung entwerfen

Die Biasschaltung besteht aus einem einfachen Stromspiegel, der den Referenzstrom von 80 μA bereitstellt. Ein PMOS-Stromspiegel mit einem externen Widerstand oder einer Bandgap-Referenz kann verwendet werden. Die Dimensionierung erfolgt analog zu den Stromquellen im OTA.

Transistorgrößen-Tabelle

Nach Abschluss der Optimierung ergibt sich folgende Tabelle:

• M1, M2: NMOS, W=30 μm, L=1 μm
• M3, M4: NMOS, W=25 μm, L=3 μm
• M5, M6: PMOS, W=25 μm, L=3 μm
• M7: PMOS, W=20 μm, L=2 μm
• M8: NMOS, W=20 μm, L=2 μm

Zusammenfassung und Ausblick

Der Entwurf eines folded-cascode OTA erfordert ein iteratives Vorgehen von Handrechnung über Simulation bis zur Optimierung. Mit den gezeigten Schritten können Studierende die Projektanforderungen erfüllen und ein tiefes Verständnis für analoge Schaltungstechnik entwickeln. Die erlernten Prinzipien sind auf viele aktuelle Anwendungen übertragbar, wie etwa Low-Power-Designs für Wearables oder Hochgeschwindigkeitsverstärker für KI-Prozessoren. Die Bonusaufgabe des Layouts (DRC/LVS) rundet das Projekt ab und bereitet auf die industrielle Praxis vor.